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図
テストベンチ
論理回路記述をシミュレートする
テストベンチもVerilog HDLで記述する
module gate00を
インスタンス化
g00
module testbench00
z
x
y
c
a
b
内部のことは気にしない
信号(x,y)を生成して
g00に入力する