module gate00 (a,b,c);
input a,b;
output c;
assign c=a&b;
endmodule
モジュール名 gate00
ポートリスト a,b,c
入出力ポートを宣言
c
a
b
module gate00
最後に;
本当は
こんな簡単なものにVerilog HDLを使いたくない