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回路記述

module counter4(clk, clr, ud, q);

input clk,clr,ud;

output [3:0] q;

reg q;

always @(negedge clk) begin

if(clr) q<=4'b0000;

else q<= ud ? q+1 : q-1;

end

endmodule

clr=1でクリア

カウンタを

1つ戻す

カウンタを

1つすすめる

clk立ち下がりで動作