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簡単な論理回路記述例

module gate00 (a,b,c);

input a,b;

output c;

assign c=a&b;

endmodule

モジュール名 gate00

ポートリスト a,b,c

入出力ポートを宣言

c

a

b

module gate00

最後に;

本当は

こんな簡単なものにVerilog HDLを使いたくない