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図
演習
全加算器について、回路記述とテストベンチをVerilog HDLで記述しなさい
<CHECK POINT (3S論理回路)>
全加算器とはなにをするものか?
全加算器の入出力を理解しているか?
真理値表を記述できる?
基本論理ゲートで全加算器を構成できるか?
基本論理ゲート:AND,OR,NOT,XOR,NAND,NOR