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記述1 回路図1から記述 (ゲートレベル記述) 「論理回路」的手順が必要 |
else begin q[3]<=q[2];q[2]<=q[1];q[1]<=q[0];q[0] <= q[3]; end |
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記述2 回路図2からに記述 (ゲートレベル記述) 「論理回路」的手順が必要 |
else begin q[3]<=q[2];q[2]<=q[1];q[1]<=q[0]; q[0] <= ~q[2] & ~q[1] & ~q[0]; end |
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記述3 状態遷移図から記述 RTL記述 ゲートは考えない |
else case (q) 4'b0001 : q <= 4'b0010; 4'b0010 : q <= 4'b0100; 4'b0100 : q <= 4'b1000; 4'b1000 : q <= 4'b0001; default : q <= 4'b0001; endcase end |
default は
異常シーケンス時の
処理
シフトレジスタ
左1ビットシフト
異常シーケンスを考慮していない
異常シーケンス対策