/* TestBench for fa(a,b,ci, s,co)*/
module TestBench;
reg x,y,z;
wire s,t;
integer i;
fa fa1(x,y,z, t,s);
initial begin
$dumpfile("tmp.vcd");
$dumpvars(0,TestBench);
$display("z x y | t s");
$display("-------+-----");
$monitor(" %b %b %b | %b %b", z,x,y, t,s);
#0 {z,x,y} =3'd0;
for(i=0;i<8;i=i+1) begin
#1 {z,x,y} = {z,x,y} +3'd1;
end
#1 $finish;
end
endmodule
ループ変数を宣言
integer i;
for文
for(i=0;i<8;i=i+1) begin 〜 end
1ステップごとに{z,x,y}を1増やす
{z,x,y}=i[2:0] でもいい
iの下位3ビット分を使用