module dff(clk, clr, pr, d, q);
input clk, clr, pr, d;
output q;
reg q;
always @(negedge clr or negedge pr
or posedge clk ) begin
end
endmodule
clrが0であるとき出力Qは0
prが0であるとき出力Qは1
clkが立ち上がりでDFFの動作
条件を満たすとき
この部分を処理する