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JK-FFのHDL記述

7473の動作をVerilog HDLで記述してみよう

module jkff(clk, clr, j,k, q);

input clk, clr, j,k;

output q;

reg q;

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 ・

 ・

endmodule

入力はクロック、クリア、J,K

出力はQ

FFは出力Qを記憶する