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テストベンチ testbench00.v

`timescale 1ms/1ms

module testbench00;

reg x,y;

wire z0;

gate00 g00(x,y,z0);

endmodule

Shift + @

アクサングラーブ

モジュール名

は変更可能

initial begin

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end

信号名はx,y,z0以外も可

00.vで作成したモジュール

gate00をインスタンス化

インスタンスg00を生成

実引数は上で宣言済