`timescale 1ns/1ns
module TestBench;
reg ina,inb;
wire [2:0] outy;
comparator cmp(ina,inb,outy);
initial begin
$dumpfile(“tmp.vcd”);
$dumpvars(0,TestBench);
$monitor("%b %b %3b",ina,inb,outy);
ina=1'b0;inb=1'b1;
#1 ina=1'b0;inb=1'b0;
#1 ina=1'b1;inb=1'b1;
#1 ina=1'b1;inb=1'b0;
#1 $finish;
end
endmodule
真理値表を参照
タイミングチャートが
必要なときは
この2行を追加する