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`timescale 1us/1us

module testbench00;

reg x,y;

wire z;

gate00 g00(x,y,z);

initial begin

x=1'b0; y=1'b0;

#100 y=1'b1;

#100 $finish;

end

endmodule

beginではじまり

endで終わる

初期化

initialはいくつ記述してよい