`timescale 1us/1us
module testbench00;
reg x,y;
wire z;
gate00 g00(x,y,z);
initial begin
x=1'b0; y=1'b0;
#100 y=1'b1;
…
#100 $finish;
end
endmodule
時刻t=0で
x=0; y=0;
1'b0,1'b1
信号が1ビットであることを明示
1'bがなくても動作するが、
後々トラブルの原因になるので、
ビット幅を明示する