/*behavior.v*/
`timescale 1ms/1ms
module TestBench;
reg clear;
integer count;
initial begin
$dumpfile("tmp.vcd");
$dumpvars(0,TestBench);
clear=1'b0;
#10 clear=1'b1;
#80 clear=1'b0;
#10 clear=1'b1;
#200 $finish;
end
always begin
for(count=0;count<3;count=count+1)
#20;
end
always @(clear) if(!clear) count=0;
endmodule
このなかに
・ゲート
・レジスタ
・下位構造
に関する記述はない
clearはあるが
clockはない
3進カウンタ
count=0,1,2,0,1,2,....