最初のページ
戻る
次へ
最後のページ
図
JK-FFの動作
7473の動作をVerilog HDLで記述してみよう
クリアCLR クロックに優先して動作(非同期)
CLR=0のときQ=0
CLR=1のときはJK-FFとして動作
クロックCK ネガティブエッジトリガ
現在のQ,入力条件(J,K)でつぎのQが決まる