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/*3進カウンタ (0→1→2→0)*/

module counter012(clk,clr,en,q);

input clk,clr,a;

output [1:0] q;

reg q;

always @(negedge clk or negedge clr ) begin

if(!clr) q<=2'b00;

else if (en) begin

if(q==2'b10) q<=2'b00;

else q<=q+2'b01;

end

end

endmodule

クロックclkが変化した時

クリアclrが変化した時

enが変化した時は?

always @(...) begin

 ...

end

clr=0のときqは00