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図
D-FFの動作
74LS74の動作をVerilog HDLで記述してみよう
クリアCLR, プリセットPR
クロックに優先して動作(非同期)
クロックCLKはポジティブエッジトリガ
現在の状態Q,入力DでつぎのQが決まる
CLR
PR
Q
0
1
0
1
0
1
1
1
D-FFとして動作
0
0
禁止入力
RS-FFと同様
CLRはRに相当
PRはSに相当