task writeBack;
begin
nextState <= InstructionFetch;
case(ir[23:20])
`LD ,
`ADD, `ADC,
`SUB, `SUC,
`AND, `OR , `XOR, `NOT
: DM[dWA] <= ir[17] ? acc : DM[dWA];
endcase
end
endtask
LD命令、演算命令
のときはaccの値でDMを更新
dWAはdRAと同様に決定できる
ステートマシン
つぎの状態
宣言が必要
wire […] dWA;