最初のページ 戻る 次へ 最後のページ 画像

cpu.v (4.Write Back)

task writeBack;

begin

nextState <= InstructionFetch;

case(ir[23:20])

`LD ,

`ADD, `ADC,

`SUB, `SUC,

`AND, `OR , `XOR, `NOT

: DM[dWA] <= ir[17] ? acc : DM[dWA];

endcase

end

endtask

LD命令、演算命令

dWAはdRAと同様に決定できる

ステートマシン

つぎの状態

宣言が必要

wire […] dWA;