module counter4(clk, clr, ud, q);
input clk,clr,ud;
output [3:0] q;
reg q;
always @(posedge clk) begin
if(clr) q<=4'b0000;
else q<= ud ? q+1 : q-1;
end
endmodule
clr=1でクリア
カウンタを
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1つすすめる
clk立ち上がりで動作