/* TestBench for counter4.v */
`timescale 1us/1us
module TestBench;
reg clock,clear,updown;
wire [3:0] outq;
parameter STEP=100;
counter4 counter(clock, clear, updown,outq);
endmodule
parameter文
STEPを100にする
/*出力ファイルを指定、表示形式を指定*/
initial begin
・・・
end
/*クロックを生成*/
always begin
・・・
end end
/*シミュレーション本体*/
initial begin
・・・
end
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この後、
周期100μSの
クロックを用意する