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テストベンチ testbench00.v

`timescale 1ms/1ms

module testbench00;

reg x,y;

wire z1;

gate01 g01(x,y,z1);

endmodule

Shift + @

アクサングラーブ

モジュール名

は変更可能

initial begin

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end

信号名はx,y,z1以外も可

00.vで作成したモジュール

gate01をインスタンス化

インスタンスg01を生成

実引数は上で宣言済